M24C08-WMN6TP 16Kbit , 8Kbit , 4Kbit , 2Kbit e 1Kbit Serial I²C Bus EEPROM

M24C08-WMN6TP 16Kbit, 8Kbit, 4Kbit, 2Kbit e 1Kbit Serial I²C Bus EEPROM

RESUMO DAS CARACTERÍSTICAS

Interface Serial I2C de Dois Fios Suporta Protocolo de 400kHz

Tensão de alimentação única: – 4,5 a 5,5 V para M24Cxx – 2,5 a 5,5 V para M24Cxx-W – 1,8 a 5,5 V para M24Cxx-R Entrada de controle de gravação

BYTE e PAGE WRITE (até 16 Bytes)

Modos de LEITURA ALEATÓRIA e SEQUENCIAL

Ciclo de programação cronometrado

Incremento Automático de Endereço

Comportamento aprimorado de ESD/latch-up

Mais de 1 milhão de ciclos de apagar/gravar

Mais de 40 anos de retenção de dados

DESCRIÇÃO DO SUMÁRIO

Esses dispositivos de memória programável eletricamente apagável (EEPROM) compatíveis com I2C são organizados como 2048/1024/512/256/128 x 8 (M24C16, M24C08, M24C04, M24C02, M24C01).

2C usa uma interface serial de dois fios, compreendendo uma linha de dados bidirecional e uma linha de relógio.Os dispositivos carregam um código identificador de tipo de dispositivo integrado de 4 bits (1010) de acordo com a definição de barramento I2C.O dispositivo se comporta como um escravo no protocolo I2C, com todas as operações de memória sincronizadas pelo relógio serial.As operações de leitura e escrita são iniciadas por uma condição Start, gerada pelo barramento mestre.A condição de início é seguida por um código de seleção de dispositivo e um bit RW (conforme descrito na Tabela 2.), finalizado por um bit de confirmação.

Ao escrever dados na memória, o dispositivo insere um bit de reconhecimento durante o tempo do 9º bit, seguindo a transmissão de 8 bits do barramento mestre.Quando os dados são lidos pelo mestre de barramento, o mestre de barramento confirma o recebimento do byte de dados da mesma maneira.As transferências de dados são encerradas por uma condição Stop após um Ack for Write e após um NoAck for Read.

Power On Reset: VCC Lock-Out Write Protect

Para evitar corrupção de dados e operações de gravação inadvertidas durante a inicialização, um circuito de redefinição de energia (POR) está incluído.Na inicialização, o reset interno é mantido ativo até que o VCC atinja o valor limite do POR e todas as operações sejam desabilitadas – o dispositivo não responderá a nenhum comando.Da mesma forma, quando o VCC cai da tensão de operação, abaixo do valor limite do POR, todas as operações são desabilitadas e o dispositivo não responderá a nenhum comando.Um VCC estável e válido (conforme definido na Tabela 6. e Tabela 7.) deve ser aplicado antes de aplicar qualquer sinal lógico.

DESCRIÇÃO DO SINAL

Relógio Serial (SCL).Este sinal de entrada é usado para ativar e desativar todos os dados que entram e saem do dispositivo.Em aplicações em que esse sinal é usado por dispositivos escravos para sincronizar o barramento com um clock mais lento, o barramento mestre deve ter uma saída de dreno aberta e um resistor pull-up pode ser conectado do Serial Clock (SCL) ao VCC.(A Figura 4 indica como o valor do resistor pull-up pode ser calculado).Na maioria das aplicações, porém, esse método de sincronização não é empregado e, portanto, o resistor pull-up não é necessário, desde que o mestre do barramento tenha uma saída push-pull (em vez de dreno aberto).

Dados Seriais (SDA).Este sinal bidirecional é usado para transferir dados para dentro ou para fora do dispositivo.É uma saída de dreno aberto que pode ser ligada OU com outros sinais de dreno aberto ou coletor aberto no barramento.Um resistor pull up deve ser conectado de dados seriais (SDA) para VCC.(A Figura 4 indica como o valor do resistor pull-up pode ser calculado).

Ativação de chip (E0, E1, E2).Esses sinais de entrada são usados ​​para definir o valor que deve ser procurado nos três bits menos significativos (b3, b2, b1) do código de seleção de dispositivo de 7 bits.Essas entradas devem estar ligadas a VCC ou VSS, para estabelecer o Código de Seleção de Dispositivo.

Controle de Gravação (WC).Este sinal de entrada é útil para proteger todo o conteúdo da memória de operações de gravação inadvertidas.As operações de gravação são desativadas em toda a matriz de memória quando o controle de gravação (WC) está em nível alto.Quando desconectado, o sinal é lido internamente como VIL e as operações de gravação são permitidas.Quando o Controle de Gravação (WC) é direcionado para Alto, os bytes de Seleção de Dispositivo e Endereço são reconhecidos, os bytes de Dados não são reconhecidos.

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