LPC1765FBD100K Circuito integrado Chip IC Eletrônica 1.25A Regulador de comutação de alta eficiência

LPC1766 microcontrolador ARM Cortex-M3 de 32 bits;Flash de 256 kB e SRAM de 64 kB com Ethernet, host/dispositivo/OTG USB 2.0, CAN, ADC de 12 bits e DAC de 10 bits

1. Descrição geral

O LPC1766 é um microcontrolador baseado em ARM Cortex-M3 para aplicações embarcadas apresentando alto nível de integração e baixo consumo de energia.O ARM Cortex-M3 é um núcleo de próxima geração que oferece aprimoramentos de sistema, como recursos de depuração aprimorados e um nível mais alto de integração de bloco de suporte.O LPC1766 opera em frequências de CPU de até 80 MHz.A CPU ARM Cortex-M3 incorpora um pipeline de 3 estágios e usa uma arquitetura Harvard com instruções locais separadas e barramentos de dados, bem como um terceiro barramento para periféricos.A CPU ARM Cortex-M3 também inclui uma unidade de pré-busca interna que suporta ramificação especulativa.O complemento periférico do LPC1766 inclui 256 kB de memória flash, 64 kB de memória de dados, Ethernet MAC, interface USB Device/Host/OTG, controlador DMA de propósito geral de 8 canais, 4 UARTs, 2 canais CAN, 2 controladores SSP, SPI interface, 3 interfaces I 2C, interface I2S de 2 entradas e 2 saídas, ADC de 12 bits de 8 canais, DAC de 10 bits, controle de motor PWM, interface de codificador de quadratura, 4 temporizadores de uso geral, PWM de uso geral de 6 saídas, ultra - RTC de baixa potência com alimentação de bateria separada e até 70 pinos de E/S de uso geral.O LPC1766 é compatível com pinos para o microcontrolador baseado em ARM7 LPC2366.

2. Características

„ Processador ARM Cortex-M3, rodando em frequências de até 80 MHz.Uma unidade de proteção de memória (MPU) com suporte para oito regiões está incluída.„ Controlador de interrupção de vetor aninhado integrado ARM Cortex-M3 (NVIC).„ Memória de programação flash on-chip de 256 kB.O acelerador de memória flash aprimorado permite operação de 80 MHz em alta velocidade com estados de espera zero.„ Programação In-System (ISP) e Programação In-Application (IAP) via software carregador de boot no chip.„ SRAM on-chip de 64 kB inclui: ‹ 32 kB de SRAM na CPU com código local/barramento de dados para acesso de CPU de alto desempenho.‹ Dois blocos SRAM de 16 kB com caminhos de acesso separados para maior rendimento.Esses blocos SRAM podem ser usados ​​para Ethernet, USB e memória DMA, bem como para instrução de uso geral da CPU e armazenamento de dados.

„ Controlador DMA de uso geral de oito canais (GPDMA) na matriz multicamada AHB que pode ser usado com SSP, I2S, UART, periféricos conversores analógico-digital e digital-analógico, sinais de correspondência de timer e para memória transferências para a memória.„ A interconexão da matriz AHB multicamada fornece um barramento separado para cada mestre AHB.Os mestres AHB incluem a CPU, o controlador DMA de uso geral, Ethernet MAC e a interface USB.Essa interconexão fornece comunicação sem atrasos de arbitragem.„ O barramento APB dividido permite alta taxa de transferência com poucas interrupções entre a CPU e o DMA.„ Interfaces seriais: ‹ Ethernet MAC com interface RMII e controlador DMA dedicado.‹ Controlador de dispositivo/Host/OTG USB 2.0 de velocidade total com controlador DMA dedicado e PHY no chip para funções de dispositivo, Host e OTG.‹ Quatro UARTs com geração de taxa de transmissão fracionada, FIFO interno, suporte a DMA e suporte a RS-485.Um UART tem E/S de controle de modem e um UART tem suporte IrDA.‹ Controlador CAN 2.0B com dois canais.‹ Controlador SPI com comunicação síncrona, serial, full duplex e comprimento de dados programável.‹ Dois controladores SSP com recursos FIFO e multiprotocolo.As interfaces SSP podem ser usadas com o controlador GPDMA.‹ Duas interfaces de barramento I2C com suporte para modo rápido com taxa de dados de 400 kbits/s com reconhecimento de endereço múltiplo e modo monitor.‹ Uma interface de barramento I2C com suporte para especificação completa de barramento I2C e modo rápido, além de uma taxa de dados de 1 Mbit/s com reconhecimento de endereço múltiplo e modo de monitor.

Interface I 2S (Inter-IC Sound) para entrada ou saída de áudio digital, com controle de taxa fracionária.A interface I2S pode ser usada com o GPDMA.A interface I2S suporta transmissão e recepção de dados de 3 e 4 fios, bem como entrada/saída de relógio mestre.„ Outros periféricos: ‹ 70 pinos de E/S de uso geral (GPIO) com resistores pull-up/down configuráveis ​​e um novo modo operacional de dreno aberto configurável.‹ Conversor analógico-digital (ADC) de 12 bits com multiplexação de entrada entre oito pinos, taxas de conversão de até 1 MHz e vários registradores de resultado.O ADC de 12 bits pode ser usado com o controlador GPDMA.‹ Conversor digital para analógico (DAC) de 10 bits com timer de conversão dedicado e suporte a DMA.‹ Quatro temporizadores/contadores de uso geral, com um total de oito entradas de captura e dez saídas de comparação.Cada bloco de temporizador possui uma entrada de contagem externa e suporte DMA.‹ Um PWM de controle de motor com suporte para controle de motor trifásico.‹ Interface de codificador de quadratura que pode monitorar um codificador de quadratura externo.‹ Um bloco PWM/temporizador padrão com entrada de contagem externa.‹ Relógio em tempo real (RTC) com domínio de potência separado e oscilador RTC dedicado.O bloco RTC inclui 64 bytes de registradores de backup alimentados por bateria.‹ Watchdog Timer (WDT) redefine o microcontrolador dentro de um período de tempo razoável se ele entrar em um estado incorreto.‹ Timer de tique do sistema, incluindo uma opção de entrada de relógio externo.‹ O temporizador de interrupção repetitiva fornece interrupções temporizadas programáveis ​​e repetidas.

Uma parte da lista de ações