Chip de circuito integrado CY7C1372D-167AXI SRAM de 18 Mbits

CY7C1370D

CY7C1372D

SRAM em pipeline de 18 Mbit (512 K x 36/1 M x 18) com arquitetura NoBL™

Características

• Compatível com pinos e funcionalmente equivalente ao ZBT™

• Suporta operações de barramento de 250 MHz com estados de espera zero

— Os graus de velocidade disponíveis são 250, 225, 200 e 167 MHz

• Controle de buffer de saída auto-sincronizado internamente para eliminar a necessidade de usar OE assíncrono

• Totalmente registrado (entradas e saídas) para operação em pipeline

• Capacidade de gravação de bytes

• Fonte de alimentação única de 3,3 V

• Fonte de alimentação 3,3V/2,5VI/O

• Tempos rápidos de clock para saída

— 2,6 ns (para dispositivo de 250 MHz)

— 2,8 ns (para dispositivo de 225 MHz)

— 3,0 ns (para dispositivo de 200 MHz)

— 3,4 ns (para dispositivo de 167 MHz)

• Pino Clock Enable (CEN) para suspender a operação

• Gravações sincronizadas síncronas

• Disponível em pacotes sem chumbo 100 TQFP, 119 BGA e 165 fBGA

• Varredura de limite IEEE 1149.1 JTAG

• Capacidade de rajada — ordem de rajada linear ou intercalada

• Opção de modo de espera "ZZ" e opção de parar o relógio

Descrição Funcional

O CY7C1370D e o CY7C1372D são 3,3 V, 512 K x 36 e 1 Mbit x 18 SRAMs de rajada síncrona em pipeline com lógica No Bus Latency™ (NoBL™), respectivamente.Eles são projetados para oferecer suporte a operações de leitura/gravação verdadeiras e ilimitadas sem estados de espera.O CY7C1370D e o CY7C1372D são equipados com a lógica avançada (NoBL) necessária para permitir operações consecutivas de leitura/gravação com dados sendo transferidos a cada ciclo de clock.Esse recurso melhora drasticamente a taxa de transferência de dados em sistemas que exigem transições frequentes de gravação/leitura.O CY7C1370D e o CY7C1372D são compatíveis com pinos e funcionalmente equivalentes aos dispositivos ZBT.

Todas as entradas síncronas passam por registradores de entrada controlados pela borda de subida do clock.Todas as saídas de dados passam por registradores de saída controlados pela borda de subida do clock.A entrada de clock é qualificada pelo sinal Clock Enable (CEN), que quando desabilitado suspende a operação e estende o ciclo de clock anterior.

As operações de gravação são controladas pelos Byte Write Selects (BW_a–BW_dpara CY7C1370D e BW_a–BW_bpara CY7C1372D) e uma entrada Write Enable (WE).Todas as gravações são conduzidas com circuitos de gravação cronometrados síncronos no chip.

Três habilitações de chip síncronas (CE1, CE2, CE3) e uma habilitação de saída assíncrona (OE) fornecem fácil seleção de banco e controle de três estados de saída.Para evitar a contenção do barramento, os drivers de saída são sincronizados com três estados durante a porção de dados de uma sequência de gravação.

Diagrama de bloco lógico-CY7C1370D (512K x 36)

Diagrama de bloco lógico-CY7C1372D (1 Mbit x 18)

Classificações máximas

(Acima do qual a vida útil pode ser prejudicada. Para orientações do usuário, não testado.)

Temperatura de armazenamento ................................................ ......................–65°C a +150°C

Temperatura Ambiente com Energia Aplicada...........................–55°C a +125°C

Tensão de alimentação no VDD em relação ao GND ....................................... . –0,5V a +4,6V

DC para Saídas em Tri-State ....................................... .......... –0,5V a VDDQ + 0,5V

Tensão de entrada CC.............................................. .........................–0,5V a VDD + 0,5V

Corrente nas Saídas (BAIXO)........................................... ................................ 20 mA

Tensão de Descarga Estática........................................... ............................. > 2001V

(conforme MIL-STD-883, Método 3015)

Corrente de travamento.............................................. ......................................... > 200 mA

Oferta de Ações (Venda a Quente)