Microcontrolador de 8 bits com 64K/128K/256K Bytes Flash programável no sistema ATMEGA1281-16AU

Microcontrolador de 8 bits com Flash programável no sistema de 64K/128K/256K Bytes

ATmega640/V

ATmega1280/V

ATmega1281/V

ATmega2560/V

ATmega2561/V

Características

• Microcontrolador AVR® de 8 bits de alto desempenho e baixo consumo de energia

• Arquitetura RISC avançada

– 135 Instruções Poderosas – Execução de Ciclo de Relógio Único

– 32 x 8 Registros de Uso Geral

- Operação totalmente estática

– Taxa de transferência de até 16 MIPS a 16 MHz

- Multiplicador de 2 ciclos no chip

• Segmentos de memória não volátil de alta resistência

– 64K/128K/256K Bytes de Flash autoprogramável no sistema

- 4K Bytes EEPROM

- SRAM Interna de 8K Bytes

- Ciclos de gravação/apagamento: 10.000 Flash/100.000 EEPROM

– Retenção de dados: 20 anos a 85°C/ 100 anos a 25°C

– Seção de código de inicialização opcional com bits de bloqueio independentes

• Programação no sistema por programa de inicialização no chip

• Verdadeira operação de leitura durante a gravação

– Bloqueio de Programação para Resistência de Segurança de Software: Até 64K Bytes de Espaço de Memória Externa Opcional

• Interface JTAG (compatível com IEEE std. 1149.1)

– Capacidades de varredura de limite de acordo com o padrão JTAG

- Amplo suporte de depuração no chip

– Programação de Flash, EEPROM, Fusíveis e Lock Bits através da Interface JTAG

• Recursos Periféricos

– Dois temporizadores/contadores de 8 bits com prescaler separado e modo de comparação

– Quatro temporizadores/contadores de 16 bits com prescaler separado, modo de comparação e captura

– Contador em tempo real com oscilador separado

- Quatro canais PWM de 8 bits

– Seis/doze canais PWM com resolução programável de 2 a 16 bits

(ATmega1281/2561, ATmega640/1280/2560)

– Modulador de comparação de saída

– 8/16 canais, ADC de 10 bits (ATmega1281/2561, ATmega640/1280/2560)

– Dois/quatro USART seriais programáveis ​​(ATmega1281/2561,ATmega640/1280/2560)

– Interface Serial SPI Mestre/Escravo

– Interface serial de 2 fios orientada a byte

- Timer Watchdog programável com oscilador On-chip separado

– Comparador analógico no chip

– Interromper e acordar na troca de pinos

• Recursos especiais do microcontrolador

- Reinicialização ao ligar e detecção de queda de energia programável

- Oscilador calibrado interno

– Fontes de Interrupção Externas e Internas

- Seis modos de suspensão: ocioso, redução de ruído ADC, economia de energia, desligamento, espera,

e espera estendida

• E/S e pacotes

– 54/86 linhas de E/S programáveis ​​(ATmega1281/2561, ATmega640/1280/2560)

– QFN/MLF de 64 pads, TQFP de 64 derivações (ATmega1281/2561)

– TQFP de 100 derivações, CBGA de 100 bolas (ATmega640/1280/2560)

– RoHS/totalmente verde

• Faixa de temperatura:

– -40°C a 85°C Industrial

• Consumo de energia ultrabaixo

– Modo ativo: 1 MHz, 1,8 V: 500 µA

– Modo de desligamento: 0,1 µA a 1,8 V

• Grau de velocidade:

– ATmega640V/ATmega1280V/ATmega1281V:

0 - 4 MHz @ 1,8 - 5,5 V, 0 - 8 MHz @ 2,7 - 5,5 V

– ATmega2560V/ATmega2561V:

0 - 2 MHz @ 1,8 - 5,5 V, 0 - 8 MHz @ 2,7 - 5,5 V

– ATmega640/ATmega1280/ATmega1281:

0 - 8 MHz @ 2,7 - 5,5 V, 0 - 16 MHz @ 4,5 - 5,5 V

– ATmega2560/ATmega2561:

0 - 16 MHz @ 4,5 - 5,5 V

1. Figura de configurações de pinos

1-1.Pinagem TQFP ATmega640/1280/2560

Figura 1-2.Pinagem CBGA ATmega640/1280/2560

Figura 1-3.Pinagem ATmega1281/2561

Nota: A grande almofada central abaixo do pacote QFN/MLF é feita de metal e conectada internamente ao GND.Deve ser soldado ou colado na placa para garantir uma boa estabilidade mecânica.Se a almofada central for deixada desconectada, a embalagem pode se soltar da placa.

2. Visão geral

O ATmega640/1280/1281/2560/2561 é um microcontrolador CMOS de 8 bits de baixa potência baseado na arquitetura RISC aprimorada AVR.Ao executar instruções poderosas em um único ciclo de clock, o ATmega640/1280/1281/2560/2561 atinge taxas de transferência próximas a 1 MIPS por MHz, permitindo que o projetista do sistema otimize o consumo de energia versus a velocidade de processamento.

2.1 Diagrama de Blocos

Figura2-1.Diagrama de bloco