Chips IC programáveis ​​XC3S50A-4VQG100C Spartan-3 FPGA matrizes de portas programáveis ​​em campo

Família FPGA Spartan-3

Introdução

A família Spartan®-3 de matrizes de portas programáveis ​​em campo foi projetada especificamente para atender às necessidades de aplicações eletrônicas de consumo de alto volume e sensíveis ao custo.A família de oito membros oferece densidades que variam de 50.000 a cinco milhões de portas de sistema, conforme mostrado na Tabela 1.

A família Spartan-3 baseia-se no sucesso da família Spartan-IIE anterior, aumentando a quantidade de recursos lógicos, a capacidade da RAM interna, o número total de E/S e o nível geral de desempenho, bem como melhorando o clock funções de gestão.Numerosas melhorias derivam da tecnologia da plataforma Virtex®-II.Esses aprimoramentos do Spartan-3 FPGA, combinados com tecnologia de processo avançada, oferecem mais funcionalidade e largura de banda por dólar do que era possível anteriormente, estabelecendo novos padrões na indústria de lógica programável.

Devido ao seu custo excepcionalmente baixo, os FPGAs Spartan-3 são ideais para uma ampla gama de aplicações eletrônicas de consumo, incluindo acesso de banda larga, rede doméstica, exibição/projeção e equipamentos de televisão digital.

A família Spartan-3 é uma alternativa superior para mascarar ASICs programados.Os FPGAs evitam o alto custo inicial, os longos ciclos de desenvolvimento e a inflexibilidade inerente dos ASICs convencionais.Além disso, a programabilidade do FPGA permite atualizações de projeto em campo sem necessidade de substituição de hardware, uma impossibilidade com ASICs.

Os FPGAs Spartan-3 são a primeira plataforma entre várias dentro dos FPGAs Spartan-3 Generation.

Características

• Solução lógica de baixo custo e alto desempenho para aplicativos de alto volume voltados para o consumidor

- Densidades de até 74.880 células lógicas

• Sinalização da interface SelectIO™

- Até 633 pinos de E/S

- Taxa de transferência de dados de 622 Mb/s por E/S

- 18 padrões de sinal de terminação única

- 8 padrões diferenciais de E/S, incluindo LVDS, RSDS

- Terminação por impedância controlada digitalmente

- Oscilação do sinal variando de 1,14V a 3,465V

- Suporte a taxa de dados dupla (DDR)

- DDR, DDR2 SDRAM suportam até 333 Mbps

• Recursos lógicos

- Células lógicas abundantes com capacidade de registro de deslocamento

- Multiplexadores amplos e rápidos

- Lógica de carry look-ahead rápida

- Multiplicadores dedicados de 18 x 18

- Lógica JTAG compatível com IEEE 1149.1/1532

• Memória hierárquica SelectRAM™

- Até 1.872 Kbits de RAM de bloco total

- Até 520 Kbits de RAM distribuída total

• Gerenciador de relógio digital (até quatro DCMs)

- Eliminação da distorção do relógio

- Síntese de frequência

- Mudança de fase de alta resolução

• Oito linhas de relógio globais e roteamento abundante

• Totalmente suportado pelos sistemas de desenvolvimento de software Xilinx ISE® e WebPACK™

• Processador MicroBlaze™ e PicoBlaze™, PCI®, PCI Express® PIPE Endpoint e outros núcleos IP

• Opções de embalagem sem Pb

• Variante da Família Automotiva Spartan-3 XA

Classificações Máximas Absolutas

Notas:

1. Tensões além das listadas em Classificações Máximas Absolutas podem causar danos permanentes ao dispositivo.Estas são apenas classificações de estresse;a operação funcional do dispositivo nessas ou em quaisquer outras condições além daquelas listadas nas Condições operacionais recomendadas não está implícita.A exposição às condições de classificações máximas absolutas por longos períodos de tempo afeta negativamente a confiabilidade do dispositivo.

2. Todos os pinos de E/S de usuário e de finalidade dupla (DIN/D0, D1–D7, CS_B, RDWR_B, BUSY/DOUT e INIT_B) consomem energia do barramento de alimentação VCCO do banco associado.Manter o VIN dentro de 500 mV dos trilhos VCCO associados ou trilhos de aterramento garante que as junções internas de diodo que existem entre cada um desses pinos e os trilhos VCCO e GND não liguem.A Tabela 31 especifica a faixa VCCO usada para determinar o limite máximo.Tensões de entrada fora da faixa de tensão de -0,5 V a VCCO+0,5 V são permitidas desde que a classificação do diodo de fixação de entrada IIK seja atendida e não mais que 100 pinos excedam a faixa simultaneamente.Os limites VIN se aplicam aos componentes DC e AC dos sinais.Estão disponíveis soluções de aplicativos simples que mostram como lidar com overshoot/undershoot, bem como obter conformidade com PCI.Consulte as seguintes notas de aplicação: "Powering and Configuring Spartan-3 Generation FPGAs in Compliant PCI Applications" (XAPP457) e "Virtex®-II Pro / Virtex-II Pro X 3.3VI/O Design Guidelines" (XAPP659).

3. Todos os pinos dedicados (M0–M2, CCLK, PROG_B, DONE, HSWAP_EN, TCK, TDI, TDO e TMS) consomem energia do trilho VCCAUX (2,5 V).Atender ao limite máximo VIN garante que as junções internas de diodo que existem entre cada um desses pinos e o trilho VCCAUX não liguem.A Tabela 31 especifica a faixa VCCAUX usada para determinar o limite máximo.Quando VCCAUX está em seu nível operacional máximo recomendado (2,625 V), VIN máx < 3,125 V.Desde que a especificação VIN max seja atendida, a tensão de óxido não é possível.Para obter informações sobre o uso de sinais de 3,3 V, consulte a Interface de configuração tolerante a 3,3 V, página 46 Consulte XAPP459, “Eliminating I/O Coupling Effects when Interfaceing Large-Swing Single-Ended Signals to User I/O Pins”.

4. Para obter as diretrizes de soldagem, consulte "Características térmicas e de embalagem do dispositivo" (UG112) e "Diretrizes de implementação e refluxo de solda para pacotes isentos de Pb" (XAPP427).

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