Porta de NAND eletrônica da entrada de 74HC00D IC Chips Quad 2
electronic integrated circuit
,linear integrated circuits
74HC00; 74HCT00
Porta de NAND da entrada do quadrilátero 2
CARACTERÍSTICAS
• Cumpre com o no. padrão 8-1A de JEDEC
• Proteção do ESD:
HBM EIA/JESD22-A114-A excede 2000 V
O milímetro EIA/JESD22-A115-A excede 200 V
• Especificado de −40 ao °C +85 e de −40 a +125 °C.
DESCRIÇÃO
Os 74HC00/74HCT00 são dispositivos de alta velocidade do CMOS da Si-porta e são pino compatível com baixa potência Schottky TTL (LSTTL). São especificados em conformidade com no. padrão 7A de JEDEC.
Os 74HC00/74HCT00 fornecem a função do NAND de 2 entradas.
DADOS DE REFERÊNCIA RÁPIDA
TERRA = 0 V; Tamb = °C 25; tr = tf = 6 ns.
| SÍMBOLO | PARÂMETRO | CIRCUNSTÂNCIAS | TÍPICO | UNIDADE | |
| 74HC00 | 74HCT00 | ||||
| tPHL/tPLH | nA do atraso de propagação, N.B. ao nY | CL = 15 PF; VCC = 5 V | 7 | 10 | ns |
| CI | capacidade da entrada | 3,5 | 3,5 | PF | |
| CPD | capacidade da dissipação de poder pela porta | notas 1 e 2 | 22 | 22 | PF |
Notas
1. O CPD é usado para determinar a dissipação de poder dinâmica (paládio no µW).
× VCC do paládio = do CPD × do fi de 2 × N + Σ (× 2 FO do × VCC do CL) onde:
frequência do fi = da entrada no megahertz;
frequência das FO = da saída no megahertz;
Capacidade da carga do CL = da saída no PF;
VCC = tensão de fonte nos volts;
N = saídas de comutação da carga total;
Σ (× FO do × VCC2 do CL) = soma das saídas.
2. Para 74HC00 a circunstância é VI = terra a VCC.
Para 74HCT00 a circunstância é VI = terra VCC ao − 1,5 V.
Configuração de Pin Fig.1 DIP14, SO14 e (T) SSOP14.
Configuração de Pin Fig.2 DHVQFN14. Diagrama de lógica Fig.3 (uma porta).
Diagrama da função Fig.4. Símbolo de lógica do IEC Fig.5.